Mikrolelektronika jegyzőkönyv
Áramkörszimulációs laboratórium
Mérés időpontja: 2008.09.29. 10:15 11:45
A mérés helyszíne: V2 302?

A gyakorlat során az IC Studio számítógépes szoftvert használtuk a tervezett
áramkör szimulálására.
A gyakorlat során az alábbi előzetes ismeretekre építettünk.
a térvezérléső n illetve p csatornás MOSFET-ek transzfer ill. kimeneti
karakterisztikái
a csatornarövidülés jelensége
küszöb alatti áram
a tr. mőködési tartományainak ismerete
további alapvető ismeretek…
A mérés célja:
Transzfer-gate-es D tároló tulajdonságainak vizsgálata. Az alapkapcsolásról
(melyet a gyakorlatvezető adott meg) készült screenshot alább látható.
Valamennyi tranzisztor MOSFET típusú, azonban egy részük p típusú (üres
karikával a gate-en) másik részük n típusú. Ez abból a szempontból is lényeges
kérdés, hogy n típusúnál a szubsztrátot földre, p típusnál ugyanazt a
tápfeszültségre kötjük.

A D flip flop mőködése röviden:
- a D bemenetre érkező jel (data) meg kell hogy jelenjen a kimeneten az órajel
felfutó élére. Tehát tényleg tárolóról van szó, hisz a bementre érkező jelet
jeleníti meg a kimeneten és tárolja mindaddig, amíg még egy felfutó él nem
érkezik.
A fényképen látható három jelgenerátor a data, az órajel és az órajel
negált kifejezéseit hajtja a vezetékekre. Az alábbi, a mérésen készült 2.
fényképről ez is leolvasható. Feltőnik az is nyomban, hogy egy órajeperióduson
belül többször le ill. felfut a data bemenet(vagyis ez utóbbi frekvenciája kb 4szer akkora mint a clk-é). Az idődiagramról leolvasható, hogy mikor a Fi ’1’
értékő, akkor a kimenet negálta ’nQ’ azt az értéket veszi fel amit vártunk: a
bemenetet negálva hajtja a kimenetre. Ha a Fi ’0’ akkor a kimenet érzéketlen a
bemeneten történő változásokra, élekre, hiszen a kapu le van zárva. A 3. ábrán
az idődiagram egy része látható kinagyítva, melyen a rise time, vagyis az az idő

van bejelőlve amennyi ahhoz szükséges, hogy a maximum jelszint 10% -ától a
90% -áig eljusson az él.
A kapcsolásban két inverter is szerepel (az egyik az nQ kimenetre teszi a
jelét, a másik kimenete vissza vagyon csatolva), amelyeknek a mőködését
röviden leírom:
az inverter egy pMOS és egy nMOS elemet tartalmaz. A drain közös
pontra csatlakozik, a pMOS source-a a Vcc-re az nMOS-é pedig a földre. A
mőködésének megértéséhez annyit kell tudni, hogy n típusnál Ugs>VTn esetén a
tr. (bekapcsol=vezető csatona lesz) rövidzárként viselkedik (UD==US ); p
típusnál Ugs<VTp reláció esetén valósul meg ugyanez. Ha tehát jön egy logikai
’0’ a bemeneten a pMOS ’on’ míg az nMOS ’off’ lesz, aminek eredményeként a
p eszköz felhúzza logikai ’1’ értékre a kimenetet. Logikai ’1’ érkezésekor az
nMOS fogja lehúzni a kimenetet logikai ’0’-ra.
Összességében elmondható hogy azt kaptuk amit vártunk. Véleményem
szerint hasznos volt a mérés, és egy nagyon komplex szimulációs programot
ismerhettünk meg.

