Mikroelektronika Labor 2 Jegyzőkönyv
Egyszerő CMOS logikai áramkör áramköri szimulációja.
L11 kurzus
2008.09.29. H 8:15-10:00, V2 302
Laborvezetők:
A mérés célja egy minimális bonyolultságú áramköri elem megvalósítása és mőködésének
szimulálása a Mentor Graphics ICStudio tervezőprogramjával. Az én feladatom egy transzfer
gate-s D tároló megvalósítása.
A D tároló (latch):
A D tároló szinkron elemi sorrendi hálózat, áramköri jele az alábbi ábrán látható. Mőködése a
következő: a C bemenetre kapcsolt órajel felfutó élekor (és csak akkor) a kimenet felveszi a D
bemenet értékét, és egészen a következő felfutó élig megőrzi azt (függetlenül attól, hogy a D
bemeneten történt-e közben változás). Az idődiagramon jól követhető ez a folyamat.

Más megközelítésben úgy is mondhatnánk, hogy a D tároló állapota – a szinkron mőködésnek
megfelelően – az órajel ciklusában követi a bemenet változásait.
Az ennek megfelelő állapottábla pedig a következő:

A D latch mőködése annyiban eltér a D tárolóétól, hogy míg a tároló élvezérelt, a latch a
bemeneti jelek szintjére érzékeny. A D latch-nek van egy adat és egy engedélyező (vagy
órajel) bemenete. Amikor az engedélyező bemeneten a mőködést engedélyező jel van, akkor a
D bemeneten lévő jel megjelenik a Q kimeneten. Ha az engedélyező bemenetre tiltó jel
érkezik, akkor a Q kimeneten a jel nem változik, megőrzi a korábbi értékét, bármi is érkezik a
D bemenetre.

A D latch egy megvalósítása NAND kapukkal
D: adat bemenet
C: engedélyező (órajel) bemenet
Q: kimenet
A D latch igazságtáblája:
C/E

D

Qköv.

0

X

Qelöző

1

0

0

1

1

1

Pár fontos fogalom, ami szükséges lehet a szimuláció elvégzéséhez:
•
•
•
•
•
•

Rise-time, fall-time: késleltetés nélküli jelet nem tudunk megvalósítani, ezért kell egyegy időt rendelnünk az órajel fel- és lefutó éleihez.
Kezdeti érték (initial value)
Pulzusszélesség (width)
Logikai 1 (pulse value)
Periódus
Késleltetés (delay)

A transzfer gate-s D-latch megvalósítása MOS tranzisztorokkal:

A MOS kapcsolás mőködése:
Ha az FI bemenet 1-es értékő, akkor az első transzfer gate(TG1) vezet, a D bemeneten érkező
adatot rákapcsolja az első inverterre(I1), ami előállítja a jel negáltját, ebben az esetben ez a
kimenet(nQ). Ez a negált jel kapcsolódik a második inverterre(I2), ami ebből előállítja az
eredeti D bemeneti jelet.
Ha az FI bemenet 0-s értékő, akkor az első transzfer gate(TG1) lezár, a második (TG2) vezet,
és I1, I2, TG2-n keresztül kialakul egy zárt kör, ami tartja az nQ kimenet értékét, ameddig az
FI bemenet újra 1-es nem lesz.
Szimulációs feladat elvégzése:
Miután elkészült a kapcsolási rajz, lefuttattuk az ERC-t (összekapcsolási kényszerek
ellenőrzése, alapvető hibák kiszőrése), elindítottuk a szimulációt a következő paraméterekkel:
•
•
•
•
•
•
•
•
•

trise=0.1 ns
tfall=0.1 ns
pulse value=3.3 V
periodD=4 ns
widthD=2 ns
delayD=0
periodFI=10 ns
widthFI=4 ns
delayFI=1 ns
A kapott idődiagram:

A szimuláció kezdetén a kimenet határozatlan értékő, a bemeneti transzfer-gate zárt
állapotban van. Amint megérkezik az engedélyező jel a transzfer-gate-re, a bemeneti jel
negáltja jelenik meg a kimeneten. Ameddig az engedélyező jel meg nem szőnik, a kimenet
követi a bemeneti változásokat (itt most pont fordítva mindent). Ha az első transzfer-gate-re
záró jel érkezik, akkor a kimenet tartja az előző értékét, mindaddig, amíg újabb engedélyező
jel nem érkezik a bemeneti transzfer-gate-re.

